Lead Verification Engineer

Bachelor of Science in Electrical(EE)/Computer Engineering (CPE) or Computer Science (CSC)

Understanding of verification architecture and methodologies

Understanding of Metric Driven Verification

Understanding of Universal Verification Methodologies

Understanding of the identification, planning and creation of functional coverage and checks

Understanding of System Verilog Assertions (SVAs)

Understanding of digital design flow

Master of Science in EE/CPE/CSC

Experience with SystemVerilog UVM coding language is desired

Experience with scripting languages such as Python, Perl, Ruby, Sed, or Awk is also strongly preferred

Exposure to Standard Protocol knowledge for any of the following areas: PCIe, USB, SATA, Ethernet, Display Port, HDMI

Exposure to Formal Verification Technologies

Exposure to Mixed Signal Design experience

Experience with Cadence tools experience

Exposure to Low Power verification experience using CPF or UPF

Cadence is an equal-opportunity employer committed to hiring a diverse workforce.

Due to the nature of the role that requires interaction with other entities globally and with employees and stakeholders in other provinces in Canada, knowledge of the English language is required for this position.

Cadence Design Systems est à la recherche de candidats d’excellence pour joindre une équipe expérimentée et dynamique d’ingénieurs en charge du développement d’IP au service des standards de l’industrie.

Le candidat sélectionné aura la charge de la vérification de modules numériques RTL et du développement de modules de vérification réutilisables. Le candidat sera aussi amené à contribuer à toutes les phases du processus de vérification : élaboration du plan de vérification, codage des points de couverture, génération de stimuli et analyse de couverture.

Le candidat devra posséder des connaissances de base des méthodes de design et de vérification des composantes numériques.

Le candidat devra être autonome, dynamique et démontrer de très bonnes qualités de communication.

Le groupe de design IP est une équipe multidisciplinaire composée d’ingénieurs provenant de divers sites à travers le monde.

Faisant parti du groupe de vérification, le candidat sera amené à collaborer avec diverses disciplines et phases de la réalisation complète d’IP matériel : design numérique et analogique, design physique, production, etc.

Le groupe de design IP est une organisation grandissante. Le catalogue complet se trouve au site suivant : http://ip.cadence.com/ipportfolio/ip-portfolio-overview .

Baccalauréat en Ingénierie électrique, sciences appliquées ou domaine connexe.

Compréhension des principes de base de la vérification de composantes numériques.

Compréhension de base de la vérification basées sur les métriques (Metric Driven Verification).

Connaissance des Méthodes de Vérification Universelles (UVM).

Connaissance du langage d’assertions SystemVerilog (SVAs).

Compréhension de base du flot de design numérique.

Capable de communiquer en anglais.

Maîtrise en génie électrique, sciences appliquées ou domaine connexe.

Expérience avec le langage de vérification SystemVerilog UVM.

Expérience avec différents langages de script tel que Python, Perl, Ruby, etc.

Connaissance de base des protocoles de transfert de données tel que PCIe, USB, SATA, Ethernet, Display Port, HDMI.

Connaissance de base des techniques de vérification formelle.

Connaissance de base des composantes mixtes (analogiques/numériques).

Cadence est une employeuse qui souscrit à l’égalité des chances et qui s’engage à embaucher une main-d’oeuvre diversifiée.

We welcome applications from candidates with disabilities and in equity seeking groups. If you have accessibility needs during the application and interview process, we encourage you to make your needs known.